集成电路设计的“新思路”(转)
写这篇文章时作者脑洞大开，提出了几个全新的概念，例如立方体集成电路Cubic IC，等时传输区域ITA，李特思空间LITS，有效功能体积EFV，阅读的时候，读者也需要打开脑洞，发挥想象力。
EDA
台积电：半导体的四个时代
第32届超大规模集成电路设计/CAD研讨会最近在线上召开。今年活动的主题是“IC驱动智能生活创新”。在模拟和射频、EDA和测试、数字和系统以及新兴技术方面有许多出色的演讲。台积电设计技术平台副总裁的Suk Lee发表了题为“摩尔定律与半导体的第四时代”的主题演讲。任何试图从半导体行业的传奇和动荡的历史中
常见硬件设计5种EDA工具分享
EDA简介  EDA是电子设计自动化（Electronics Design AutomaTIon）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。  20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、
Design与FAB的桥梁2-《Design Rule》 （转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）上一章讲完了SPICE Model，它是Design与FAB的第一道桥梁，如果它用我们的Model做电路仿真能够得出他需要的输入输出特性，则表示我们制程和电性参数是符合他们要求的。那接下来他们需要通过第二道桥梁“Design Rule-设计规则”来将他的电路转换成Layout/版图，然后通过tape-out做成光罩，我们
静电保护(ESD)原理和设计–Part-1 （转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留） 一直想给大家讲讲ESD的理论，很经典。但是由于理论性太强，如果前面那些器件理论以及snap-back理论不懂的话，这个大家也不要浪费时间看了。任何理论都是一环套一环的，如果你不会画鸡蛋，注定了你就不会画大卫。静电放电(ESD: Electrostatic Discharge)，应该是造成所有电子元器
史上最全的半导体产业链全景！ (转)
集成电路作为半导体产业的核心，市场份额达83%，由于其技术复杂性，产业结构高度专业化。随着产业规模的迅速扩张，产业竞争加剧，分工模式进一步细化。目前市场产业链为IC设计、IC制造和IC封装测试。○ 在核心环节中，IC设计处于产业链上游，IC制造为中游环节，IC封装为下游环节。小编现在用的运动耳机，是在神州省钱的公种号上领抵用券，然后去天猫六块钱包邮买的。原价四十多块钱的运动耳机，领券后竟然只要六元
Design与FAB的桥梁1-《SPICE Model》（转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）说起电路，很多朋友会很自然的想起高中物理的电路实验，一个灯泡加一个开关和一个电池用导线链接起来，对，那是我们最早接触的电路。后来上大学了，我们对电路的理解变成了实验室里的面包板(BreadBoard)上插入很多电子元件(电阻、发光二极管等)来验证我们的实验结果，高级点的会用到印刷电路板，也就是我们讲的PCB板，我记得我们
静电保护(ESD)原理和设计–Part-2 （转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到P
半导体厂商如何做芯片的出厂测试？
我觉得这个问题就是为我量身定制的！作为前Teradyne ATE工程师，现AMD DFT+数字IC设计工程师，以亲身项目经验，来谈谈这个问题。先来说一下完整的测试流程，再针对题主的两个问题回答一下。一、芯片测试概述芯片测试分两个阶段，一个是CP（Chip Probing）测试，也就是晶圆（Wafer）测试。另外一个是FT（Final Test）测试，也就是把芯片封装好再进行的测试。CP测试的目的就
