可靠性系列-Gate Oxide Degradation

可靠性系列文章将主要介绍可靠性相关的概念及失效机理。

01 MOS(Metal-Oxide-Semiconductor)

MOSFET(以下简称MOS管)是集成电路芯片的基本组成单元之一，由金属(M)-氧化物(O)-半导体(S)组成。如今Gate材料多用多晶硅(Poly-Si)材料了，为了进一步降低中间氧化层的厚度也用上了HfO2等High-K材料，不过大家还是习惯称其为MOS管。一个典型的MOS管有三个端子，即栅极(Gate)、源极(Source)和漏极(Drain)。MOSFET的操作原理并不复杂，简单来说就是一个开关。对于NMOS来说，Gate加电压，Source→Drain就导通(箭头方向是电子的流动方向)。Gate接地，Source→Drain就关断。当然Gate-to-Source/Drain-to-Source的偏压条件不同，MOSFET的状态也会随之改变，限于篇幅就不再赘述了。

02 MOS Capacitor

MOS结构(Poly-Si/Oxide/Si-Sub)可以当做一个电容(Cap)来处理。

从MOS管被发明出来的那一天开始，科学家和工程师们就一直在研究如何缩小MOS管的尺寸、改善其性能以及Oxide层的退化机理(Degradation Mechanisms)。退化的过程即性能随时间推移而逐渐下降的过程，客观上决定了MOS管或者说一颗芯片可以用多久。也可以这么说，Oxide层的表现决定了MOSFET的性能(电容充放电的速度)与可靠程度(退化快慢)。

03 Gate Oxide Degradation

与Oxide Degradation有关的机理如下面所列但不限于此：

1. TAT, Trap Assisted Tunneling
2. AHI, Anode Hole Injection
3. SILC, Stress Induced Leakage Current
4. SBD, Soft Breakdown
5. HBD, Hard Breakdown
6. TDDB, Time Dependent Dielectric Breakdown
7. DBIE, Dielectric Breakdown Induced Epitaxy

事物总是不完美的，由热氧化法生长的这层非晶SiO2里有一定的缺陷密度，而这些缺陷又可以作为电荷陷阱捕获电荷或空穴。正常情况下当施加于氧化层上的电场强度(EOX )接近5MV/cm时，会发生福勒-诺德海姆隧穿(Fowler-Nordheim Tunneling)，即开始有隧穿电流流过氧化层；当EOX 接近10MV/cm时，大量的电子获得足够的能量穿过势垒，隧穿电流比5MV/cm时高出近10个数量级，即下图①的情况。电荷陷阱(trap)的存在造成了SiO2提早漏电，图②和③。TAT(trap assisted tunneling)被认为是导致低电压漏电(SILC)的主要机制，电子在电荷陷阱(trap)的帮助下可以很容易的穿过绝缘层(SiO2)到达栅极，反之亦然。

① FN Tunneling, 较高电压才开始发生
② 1TAT，即1个trap帮助电子跃迁，较低的电压即可以发生
③ 2TAT，即2个trap帮助电子跃迁，非常非常低的电压即可以发生

刚刚完成了FN Tunneling的电子具有较高的能量，是"热"载流子(hot carrier)的一种。这些多余的能量可以通过产生一个空穴(hole)来释放，而几乎获得全部能量的空穴在正电压的作用下会往回穿越SiO2，这一过程就是所谓的Anode Hole Injection. 电子或空穴穿过氧化层时有一定概率会破坏原本就脆弱的化学键，这些由于破坏形成的悬挂键作为新的电荷陷阱可以捕捉更多的电子或空穴。Si/SiO2界面处的氢原子在电场的作用下也会发生迁移并产生悬挂键。

电子或空穴穿过SiO2时有一定概率会被trap捕获，如下图所示。trap与trap之间也可能相连形成电势更低的cluster，更易吸引电子或空穴。虽然并未全部接触，但是当cluster与trap逐渐排成一排时可能会发生软击穿(Soft Breakdown)，即在一定电压下导通，去掉电压后可恢复；随着加电时间进一步延长或继续增加电压，trap就会全部连在一起并形成导电通路，即发生硬击穿(Hard Breakdown). 以上所述Fresh→SILC→SBD→HBD的过程，即介电层(Oxide)经时击穿(TDDB)的全过程。

④ Anode Hole Injection
⑤ Soft Breakdown，可恢复
⑥ Hard Breakdown，不可恢复

这种硬击穿往往与氧化层生长过程中的原始缺陷有关。如下图所示，这些导致氧化层变形(distortion)的缺陷、颗粒物或工艺偏差，均可用氧化层局部变薄进行描述。在外加电压不变的情况下，有效厚度的减小相当于施加在氧化层上的电场强度增加，即增加了被击穿的风险与概率。

发生击穿时局部的热量甚至可以使Si Substrate发生外延，即Dielectric Breakdown Induced Epitaxy(DBIE)，这也是介电层击穿的典型特征之一。

对IC芯片而言，介电层(Oxide)击穿往往是致命的。同样的，印刷电路板(PCB)、基板(PCB Substrate)与陶瓷电容(MLCC)也存在着介电层击穿的问题，尽管他们的介电层与MOS管的Oxide相比要厚的多(μm vs nm)。