一张图看穿PIE，大家来挑战 (转)
Flow: Well-->GOX-->POLY-->LDD/Halo-->Spacer-->S/D_IM-->S/D_Anneal
GOX
栅极介质层的变迁(Gate Dielectric) （转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）昨天已经讲完了栅极材料的演变(Gate Electrode)，当然伴随它一起的自然就是栅极介质层(Gate Dielectric)，记住我讲的是栅极介质层，不是我们平常讲的栅极氧化层(Gate Oxide)，早期我们讲的MOSFET的介质层就是我们狭义讲的Oxide，但是随着Moore's Law的scale down，
《LOCOS与STI》你真的知道吗？（转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）我们的CMOS制程就是做出NMOS和PMOS，再复杂的电路对我们FAB来讲也就是NMOS+PMOS，那我们总不希望这两个MOS之间互相漏电吧，所以MOSFET之间的隔离技术应运而生。以前我给学员们讲课总是会直观的说，我们的MOS为有源器件(因为需要有两个电压才可以工作,一个叫工作电压一个叫控制电压)，那有源器件所在的区域
如何巧用C-V曲线来查Case（转）
随着半导体制程越来越复杂，我们最关键的参数Vt的控制越来越重要，有的时候我们的Vt如果单纯是衬底浓度影响我们自然可以通过长沟和短沟以及NMOS和PMOS是否同时变动来确定是否是GOX还是Vt_IMP的问题，其实这也是一种correlation它其实是一种逻辑思考方式，只是他是基于理论的。不像现在很多年轻的工程师直接从wafer start直接丢到系统里run到WAT，也能找到问题，可是那不是工程师
静电保护(ESD)原理和设计–Part-2 （转）
本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到P
