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芯片制造工艺问答015：STI蚀刻后需检查什么地方以确保蚀刻正常? 这些项目在密集区何疏散区有何不同?

Ans 检查trench edge, SIN AEI, at high pattern density region, STI profile is more steep, profile deeper, SIN AEI smaller; at lower density region, STI profile less steep, SIN AEI larger. 需检查Test pattern

工艺技术问答 2021年09月19日 81 点赞 0 评论 1964 浏览

芯片制造工艺问答014：SiN CVD dep时炉管各部分的温度别控制在什么范围? 为什么如此?

Ans        Temperature control divided to three zone: bottom, center, upper, since gas flow from bottom, in order to compensate the difference of gas concentration, B-zon

工艺技术问答 2021年09月19日 83 点赞 0 评论 2797 浏览

芯片制造工艺问答013：何谓Epi-Wafer? 对产品有何影响?

Ans Epi_wafer: 在single crystal wafer上再dep一层single crystal SiImprove the performance of bipolar transistor, with high breakdown voltage of the collector-substrate junction and low collector resistance.

工艺技术问答 2021年09月19日 80 点赞 0 评论 2378 浏览

芯片制造工艺问答012：Pre-Clean的目的为何? 目前共有几种Pre-Clean recipe存在FAB内? 个别的目的有何不同?

Ans Pre-Clean 一般指 Pre furnace/RTP clean.Presently active Pre-clean have 22 recipes; while dilute APM 1 recipe(see attach file: clean.xls) Pre-clean 为SPM,APM,HPM,HF 依个别需求调整使用时间之clean process, SPM is fo

工艺技术问答 2021年09月19日 83 点赞 0 评论 2071 浏览

芯片制造工艺问答011：ODR pattern density对STI CMP有何影响?

Ans ODR density愈高，CMP的etch rate会愈快，且ODR density也与STI density相关(STI density高，OD density就低，相对地ODR density也要增加)Polish amount simulation equation by E2CMP (KA) = [OD_ mask_field_ratio x (1- ODR_mask_field

工艺技术问答 2021年09月19日 80 点赞 0 评论 2104 浏览

芯片制造工艺问答010：何谓ODR? 对产品有何影响?

Ans 如第8题的附图，在STI-HDP OXIDE Deposition后，Trench密集区的OXIDE多填入Trench内，而空旷区的OXIDE多在SIN之上，如此在后续的CMP制程将会引致不同的Polishing rate。因此用一个OD Reverse Tone(简单来看就是一个和OD Pattern相反的光罩)将空旷区的OXIDE曝开再由OXIDE ETCH将在SIN上的OXIDE吃掉

工艺技术问答 2021年09月15日 80 点赞 0 评论 2114 浏览

芯片制造工艺问答009：STI对IC制程有何影响? 可控制因子有哪些?

Ans        Offering superior latch-up immunitySmaller channel width encroachment than LOCOS process. The use of STI eliminates Bird's Beak effect found in LOCOS, thus sma

工艺技术问答 2021年09月15日 81 点赞 0 评论 1853 浏览

芯片制造工艺问答008：何谓STI? Typical process flow?

Ans        STI 为Shallow Trench Isolation的简称在0.25 um制程之后，STI是标准的绝缘隔离制程。以下为0.25 UM LOGIC Technology STI process 的简述PAD OXIDE (920C, 110A) ,因SIN与SI间的应力很大，需要一层OXIDE做为缓冲。SIN D

工艺技术问答 2021年09月15日 80 点赞 0 评论 2092 浏览

芯片制造工艺问答007：何谓LOCOS? Typical process flow?

LOCOS 为Local Oxidation 的简称在先进的集成电路制程中，可以在面积的硅表面上挤进多达数十万的MOS晶体管，为了使晶体管与晶体管间的操作不受到对方的干扰，必需将每个集成电路上的晶体管，与其它的晶体管相隔离，避免产生短路。在0.25 um制程之前，LOCOS是被普遍使用的绝缘隔离制程，因为它非常简单。以下为0.30 UM TPDM SRAM Technology LOCOS pro

工艺技术问答 2021年09月15日 80 点赞 0 评论 2113 浏览

芯片制造工艺问答006：从0.5um至0.18um制程, Well部分的制程改变为何? 其原因何在?

Ans0.5um LOGIC0.35um LOGIC0.30um LOGIC0.25um LOGIC0.22um LOGIC0.18um LOGICWafer startWafer startWafer startWafer startWafer startWafer startSTI defineSTI defineSTI defineNW-PHONW-PHONW-PHOPW-PHOPW-PHO

工艺技术问答 2021年09月15日 80 点赞 0 评论 1682 浏览

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