集成电路制造技术简史（转）

LU XIAN 4252 阅读 0 评论 169 点赞

本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）MOS器件理论之–DIBL, GIDL》。

c、源漏穿通：

这个我感觉和DIBL没什么差别，也是Drain端电压带来的问题，耗尽区宽度延伸进入沟道和源极的耗尽区不小心碰到一起了。和DIBL不一样的是，一个是针对沟道势垒而改变Vt，一个是针对源极导致漏电的。

d、热载流子效应：

这个也是一个道理了，沟道长度减小，沟道电场增加，如果Drain电压增加，使得导致耗尽区延展，靠source更近了，也会进一步使得源漏横向电场增强，所以沟道载流子碰撞激烈，产生很多的电子空穴对，而这些电子空穴对在栅极电压下的驱使下进入衬底形成Isub。那为啥叫热载流子呢？因为电场增加导致载流子加速，动能增加所以电子温度升高了，只是你感受不到而已，那为什么通常都是NMOS比PMOS厉害呢，因为NMOS是电子，质量小速度快，而PMOS是空穴质量大速度小，而动能E=1/2*m*v^2，所以速度才是dominate。

3、Scaling时代的创新

a、迁移率加速器: 应变硅(Strain Silicon)。

前面提到了当器件缩小带来的载流子迁移率下降问题，也不是无解。我们可以在沟道里用薄薄的锗(Ge)材料来提高载流子迁移率，或者试用应变硅引入沟道应力来提升沟道载流子迁移率。而应变硅技术包括使用张应力(Tensile)和压应力(Compress)来提升载流子迁移率从而得到晶体管性能的提升，比如PMOS的空穴载流子就可以通过channel的压应力来实现，这在45nm以下的时候就开始采用了《Strained silicon — the key to sub-45 nm CMOS》。

对于制造沟道应变硅，需要在源漏区域外延填充Si-Ge层(20%Ge + 80% Si混合)，由于Ge原子比硅原子大，所以产生了推向沟道的压应力，从而使沟道的空穴载流子迁移率提高，进而提高了电流驱动能力和电路速度。这种技术最早是Intel在2003年用于90nm CMOS上，PMOS电流驱动能力提升25%。而这种源漏嵌入Si-Ge技术称之为e-SiGe (Embedded-SiGe)技术，但是Si-Ge应变硅技术只能提升PMOS，而NMOS怎么办呢？对于电子必须要有Tensile的Stress才能增强它的载流子迁移率，把SiGe嵌入到源漏肯定不行了，那就把他嵌入到沟道下面也可以产生Tensile应力，但是这种工艺的实现难度几乎不可能，所以后来就有了在NMOS周围增加一个Si3N4，来产生额外的应力。这种方法可以让器件全部产生Compressive应力也可以全部产生Tensile应力，当然也可以分别对PMOS产生Compressive而对NMOS产生Tensile，但是用这种SiN产生的应力的晶体管对Poly Space的mismatch影响特别大(原因我还不知道。)

说到了应变硅，这貌似都是12寸的理论，离我们很遥远吗？其实8寸也有这个问题，我们0.18um及其以下技术都有个效应叫做LOD (Length of Drain/Diffusion)，意思就是说沟道长度“L”的方向上有源区边缘离沟道边缘的距离对器件电流的影响，就是如下图的SA和SB，这个器件影响在SPICE仿真里面在BSIM 4.0以上的模型就有了，所以在Analog电路仿真非常care mismatch的时候(如: Current mirror, Differential pair，ADC/DAC等电路)一定要带入参数SA和SB，不要到时候又要来complain fab说mismatch不好。

原因是啥呢？主要是因为旁边都是STI，里面的HDP Oxide产生了compressive应力，所以按照e-SiGe的理论，PMOS的载流子迁移率会变大，而NMOS的载流子迁移率会变小，所以PMOS饱和电流会变大，NMOS的饱和电流会变小，如下图I-V curve。

那接下来的问题是，如果我SA和SB全部画成一样不就好了吗？模拟的世界你永远不懂！

假设如下图一个MOS有两个Gate组成的multi finger呢？这里就更复杂了。。。。这里需要SA11=SA21、SB11=SB21、SA12=SA22且SB12=SB22，MOS1才能等于MOS2。

如果再进一步把MOS1和MOS放到一个大OD上去呢？里面就没有问题了，可是最外面的SA和SB怎么办？如何消除LOD的影响？只能把OD拉大了，通常是SA或SB>=5um即可，或者最外面的MOS不要用，也就是dummy gate。

所以说device里面STI的引入会带来mismatch的原因知道了吧？

b、栅极漏电：High-K

栅极氧化层的厚度随着等比例缩小也一直减薄，到65nm的时候需要有效栅氧厚度(EOT)接近23A( phsical 16A)，再往下将就比自然氧化层还薄了，direct tunnel (Quantum Mechanical Tunneling)漏电根本无法承受。回过头来想，我们为什么要薄？因为我们要得到更高的夸导来感应沟道反型，那夸导来自于什么？公式自己查一下就知道了来自于电容，要提升电容你要么降低厚度，要么提高介电常数，既然降低厚度走不下去了，那就换介电常数吧。于是就有了High-K栅极介电材料。

High-K栅极材料的突破的突破来自于2007年，首次发明于Intel的45nm采用了HfO2 (Hafnium)，它的介电常数是25，而我们的SiO2是3.9，自己比一下吧。

c、多晶耗尽效应: Metal Gate

我记得我以前的文章有讲过HKMG，栅极材料如果是多晶，那么它的掺杂是随着栅极电压会发生改变的，栅极底部靠近栅氧的掺杂会被电场吸上去，而底部近似不掺杂的poly会变成绝缘体，被计入栅极氧化层厚度里，导致夸导降低。当然除了改用High-K材料外，还有就是换金属栅极，当然不能是铝，后面源漏激活的高温受不了。所以必须是难熔金属，而且必须有合适的功函数，否则Vt就守不住了。

和High-K材料一样，Metal Gate也是Intel率先在45nm上引入量产的，还是Intel牛啊。

4、器件结构的创新

上面讲的都是传统的MOS结构，一直缩小遇到的各种问题及解法。但是总有黔驴技穷的时候，所以该结构势在必行！也就是现在流行的SOI和FinFET技术。主要目的就是最大化Gate-to-Channel电容并且最小化Drain-to-Channel电容。

a、SOI技术：

和传统MOS最大不同是Well底部有个Oxide隔离着，所以叫做Silicon-on-Insulator (SOI)，所以它还是传统的Planar结构。它的结构分三部分，上面的Silicon是器件部分，中间的Oxide是Insulator隔离作用，底部的硅是支撑用的，也叫“Handle Silicon”。

MOS结构上看有两种，一种叫做PDSOI，一种叫FDSOI。前者是表面硅的厚度几乎等于PN结深度，所以源漏PN结靠近Well的耗尽区就被Buried Oxide隔离掉了，所以传统的PN结隔离该用了Oxide绝对隔离了，所以漏电非常小，寄生电容也变小了，所以电路变快了。但是这种器件当栅极耗尽并反型的时候，表面沟道只有一两百埃，所以沟道下面的硅还有一部分属于Well/Bulk，所以这种SOI技术叫做部分耗尽SOI (PDSOI: Partial Depleted)。

那问题就来了，PDSOI的Bulk四周都被隔离了，Bulk的电极如果不接出去的话会带来什么问题？对，浮体效应(Floating Body Effect)，所以Vt会拉低，电流会拉大，所以IV curve上你会看到包河区电流上翘，这就是Kink-Effect)。当然如果要解决的话就是把衬底想法接出去即可，只是牺牲点面积而已。那么要解决衬底浮体的问题，又不想多接Bulk那怎么办呢？也好办，让整个反型区全部耗尽即可，也就是FDSOI (Fully depleted)，这样结电容更小了，所以更快了，也叫RFSOI了。但是它也不是免费的午餐，这么薄的SOI (~200A)上的Silicon，制作工艺非常难，而且Silicon与下面的BOX的interface的漏电会导致沟道漏电的哦，还有这个沟道的self-heating会很严重。